Was ist der Unterschied zwischen SPLD und CPLD?

Der Unterschied zwischen SPLD (Simple Programmable Logic Device) und CPLD (Complex Programmable Logic Device) liegt in ihrer Komplexität, Architektur und Anwendung. Hier ein detaillierter Vergleich:

1. Definition & Komplexität

2. Architektur

Beispiele:

• SPLD: PAL (Programmable Array Logic), GAL (Generic Array Logic).

• CPLD: Xilinx CoolRunner, Intel MAX II, Lattice MachXO.

3. Programmierbarkeit

4. Geschwindigkeit & Leistung

5. Anwendungen

6. Praxisbeispiele

• SPLD:

  • Dekodierung einer 3-Bit-Adresse für 8 Chips (Ersatz für 74HC238).

  • Grundlegende Logik (z. B. A UND (B ODER C)).

• CPLD:

  • UART-Transmitter mit FIFO-Puffer.

  • Ansteuerung eines 7-Segment-Multiplexers für 4 Stellen.

Zusammenfassung: Wann wählt man was?

• SPLD, wenn:

  • Einfache, feste Logik benötigt wird (z. B. Ersatz für 74er-ICs).

  • Kosten/Stromverbrauch kritisch sind (z. B. Konsumelektronik).

• CPLD, wenn:

  • Sequentielle Logik (Zähler, FSMs) gebraucht wird.

  • Flexibilität und Reprogrammierbarkeit wichtig sind (Prototyping, Industrie).

Entwicklung

• SPLDs waren die Vorläufer von CPLDs.

• Moderne CPLDs ähneln kleinen FPGAs (z. B. Lattice MachXO3).

Hier ist ein praktisches Schaltungsbeispiel, das den Unterschied zwischen SPLD und CPLD bei der Implementierung einer 3-Bit-Binär-zu-7-Segment-Decoder-Logik zeigt:

Aufgabenstellung

Entwerfen Sie eine Schaltung, die eine 3-Bit-Binäreingabe (A2, A1, A0) in eine 7-Segment-Anzeige (a–g) umwandelt, um die Zahlen 0–7 anzuzeigen.

1. Lösung mit SPLD (z.B. PAL16V8)

Wahrheitstabelle & Gleichungen

SPLD-Implementierung (PALASM-Code):

a = !A2 & !A1 & !A0 # ... (Summe der Minterme für a)  
b = !A2 & !A1 & A0  # ...  
...  
g = A2 & A1 & A0     # Nur für "7" aktiv  

Einschränkungen:

• Keine Flip-Flops → Nur kombinatorische Logik.

• Feste AND-OR-Matrix → Gleichungen müssen in die begrenzte PAL-Struktur passen.

2. Lösung mit CPLD (z.B. Xilinx CoolRunner-II)

VHDL-Code mit Zustandsautomaten-Option

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity bin_to_7seg is
    Port (
        clk     : in  STD_LOGIC;   -- Optional für sequentielle Erweiterungen
        bin_in  : in  STD_LOGIC_VECTOR(2 downto 0);
        seg_out : out STD_LOGIC_VECTOR(6 downto 0)  -- a–g
    );
end entity;

architecture Behavioral of bin_to_7seg is
begin
    process(bin_in)
    begin
        case bin_in is
            when "000" => seg_out <= "1111110";  -- 0
            when "001" => seg_out <= "0110000";  -- 1
            when "010" => seg_out <= "1101101";  -- 2
            when "011" => seg_out <= "1111001";  -- 3
            when "100" => seg_out <= "0110011";  -- 4
            when "101" => seg_out <= "1011011";  -- 5
            when "110" => seg_out <= "1011111";  -- 6
            when "111" => seg_out <= "1110000";  -- 7
        end case;
    end process;
end Behavioral;

Vorteile des CPLD:

• Flexible Makrozellen → Kombinatorische oder sequentielle Logik möglich.

• Zusätzliche Features:

  • Pipelining (Register am Ausgang für bessere Timing-Performance).

  • Erweiterbar (z.B. automatisches Scrollen der Anzeige mit Takt).

Vergleichstabelle: SPLD vs. CPLD

Wann Sie was wählen sollten

• SPLD:

  • Wenn Sie eine statische, einfache Decodierung brauchen (z.B. Ersatz für 74HC4511).

  • Ultra-low-Power-Anwendungen (Batteriebetrieb).

• CPLD:

  • Wenn Sie Erweiterbarkeit benötigen (z.B. zukünftige Features wie Blinken der Anzeige).

  • Prototyping oder komplexere Zustandsautomaten.

Bildliche Darstellung

SPLD:  
[3-Bit-Eingang] → [Feste AND-OR-Matrix] → [7-Segment-Ausgang]  

CPLD:  
[3-Bit-Eingang] → [Programmierbare Makrozellen]  
                   → Kombinatorische Logik  
                   → ODER  
                   → Getaktete Register → [7-Segment-Ausgang]